什么是ASIC设计

ASIC设计是开发复杂电子系统的过程。该系统可制造成特殊用途的半导体设备，通常用于大批量应用或具有严格的功耗、性能和尺寸限制的应用。ASIC系统设计人员使用高级语言并通过仿真和可视化来开发和评估算法。

许多系统设计人员使用MATLAB?和Simulink?作为高级环境来指定ASIC设计的算法。通过将这些产品与第三方EDA工具结合使用，系统设计人员可以与ASIC硬件设计人员协作，使用MATLAB和Simulink对数字和模拟/混合信号(AMS)ASIC设计的新算法内容进行建模、仿真、优化和实现。

建模

您可以选择使用MATLAB或Simulink开发硬件实现的算法来开始ASIC设计开发。MATLAB提供了一种基于语言且无时间限制的简洁建模环境，而Simulink提供了一种支持使用多速率模块图、状态机和其他建模结构进行图形化建模的环境。MATLAB代码可以整合到Simulink模型中，因此，您可以从MATLAB顺利过渡到Simulink工作流。

通过将Simulink模型与现有代码整合并使用HDL协同仿真对其进行仿真，来增强该模型以使其适用于ASIC设计。为了评估模拟组件与数字组件之间的交互，可以添加Mixed-SignalBlockset?中的组件，如锁相环(PLL)与数据转换器（ADC和DAC）。

针对代码生成优化模型

接下来，您可以基于硬件实现优化ASIC设计模型。算法开发人员可与ASIC硬件设计人员协作优化模型的硬件架构。首先是审查MATLAB代码或Simulink模型，验证它是否适用于HDL代码生成。我们有多个Simulink模块和多个MATLAB函数支持生成HDL代码，您可以使用它们来构建模型。其次是使用Fixed-PointDesigner?将浮点模型转换为定点模型，以减少设计的面积和功耗。通过将Simulink模型从基于帧的模型转换为流式模型，可以针对ASIC设计进一步优化这些模型。

去除封装的ASIC，显示设备内部的裸片。针对HDL代码生成进行基于模型的优化

通过ASIC架构，可以采用多种方式从功耗-性能-面积(PPA)方面优化实现。系统设计人员可以与ASIC硬件设计人员协作，使用HDLCoder?从MATLAB代码或Simulink模型生成可综合的Verilog和VHDL代码。HDLCoder提供了一系列优化选项，可以帮助设计人员尽可能实现ASIC设计的最高性能。这些选项包括时钟速率自动优化、资源共享和流水线化，它们可以显著减少实现设计所需的逻辑数量。HDLCoder还支持为多速率设计和触发子系统生成HDL代码。

HDL和SystemC代码生成

使用HDLCoder，您可以按照引导式工作流完成ASIC设计的HDL代码生成过程。HDLCoder可检查MATLAB和Simulink模型与HDL代码生成的兼容性，支持自定义生成的HDL代码，生成预综合报告，并生成HDL测试平台。

您可以通过MATLAB函数生成可综合的SystemC?代码。生成的SystemC代码可作为Cadence?Stratus?高级综合工具的输入。通过将StratusHLS与Genus逻辑综合解决方案和JoulesRTL功耗解决方案相集成，ASIC设计人员可以提前了解ASIC设计实现的功耗-性能-面积(PPA)。

使用HDLCoder，可以从MATLAB代码生成SystemC、Verilog/SystemVerilog或VHDL代码。FPGA原型构建

在ASIC设计中，FPGA原型构建是一种通过硬件测试来评估算法实现的常见方法。HDLCoder可与AMD?Xilinx?、Intel?和Microchip?设备的FPGA工作流相集成，在开发板上实现快速原型构建。

使用FPGA开发板对原型设计进行FPGA在环测试。

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